Виготовлення чіпсів понад 14 нм

Однією з найважливіших речей на цій тижневій Міжнародній конференції мікросхем твердих тіл (ISSCC) було обговорення того, як галузь створить процесори на 10 нм і нижче, і чи буде це зробити економічно вигідним.

Старший науковий співробітник Intel Марк Бор виступив із сильною ретельністю на дискусійній панелі, де він повторив переконання Intel, що закон Мура - концепція того, що щільність чіпів може подвоюватися у кожного наступного покоління - продовжується. Як раніше говорив Intel, Бор заявив, що він вважає, що він може виготовляти мікросхеми на 10 нм і навіть 7 нм, використовуючи наявні інструменти літографії, хоча, безумовно, хотілося б, щоб екстремальні ультрафіолетові (EUV) літографії були готові працювати 7nm.

Його велике значення полягало в тому, що постійне масштабування завжди вимагає нових інновацій у процесах та дизайні (таких як впровадження мідних з'єднань, напруженого кремнію, металевих затворів високої K / металу та технології FinFET), і що для подальшого розвитку необхідні нові інновації масштабування до 10 і 7 нм і нижче. Але він не дав жодних нових подробиць щодо того, які зміни в процесі, матеріалах чи структурах Intel буде використовувати в нових вузлах.

На відміну від опублікованих звітів, Бор фактично не підтвердив, що Intel буде доставляти 10 нм деталей у 2016 році (враховуючи, що Intel поставила свої перші 14-нм мікросхеми в кінці 2014 року, доставка 10 нм в наступному році буде відповідати типовій дворічній частоті процесів вузли; коли я запитав у генерального директора Intel Брайана Крзаніча, чи буде продовжуватись дворічна каденція, він сказав, що Intel вважає, що це можливо. пропускна здатність порівняно з тим, де 14nm був у той же момент свого прогресу, компанія не хоче твердо зобов’язуватися.

Бор зрозумів, що він очікував, що не тільки продовження масштабування мікросхем буде продовжуватися, але і хоча витрати на виготовлення кожної вафлі продовжуватимуть зростати, збільшення щільності транзисторів буде достатньо, щоб виробничі витрати Intel на транзистор продовжували скорочуватися достатньо, щоб зробити це варто продовжувати масштабування. Він говорив про це раніше, але це контрастує з деякими іншими компаніями, які були більш скептичними.

Він зазначив, що історія дизайну мікросхем включає в себе все більшу інтеграцію, і сучасні конструкції системи «на чіпі» (SoC) тепер інтегрують такі речі, як різні рівні потужності, аналогові компоненти та високовольтні системи вводу-виводу. Майбутнє може піддатися 2.5D-чіпам (де окремі плашки підключені через внутрішню шину на упаковці) або навіть 3D-чіпах (де через силіконові віаси або TSV підключаються кілька штампів чипа.) Він сказав, що такі системи будуть корисними для системи інтеграція, але погана за низьку вартість.

Бор сказав, що 3D-мікросхеми з ТСВ насправді не працюють для високоефективних процесорів, тому що ви не можете отримати достатню щільність TSV або вирішити термічні проблеми, і що навіть на мобільних SoC, де це технічно більш можливо, це не можливо насправді використовується ще, тому що це додає занадто великих витрат.

Інші постачальники мали різні перспективи, як ви могли очікувати.

Кінам Кім, президент Samsung Electronics, зазначив, що щільність - кількість транзисторів на одну мікросхему - продовжує збільшуватися.

Але він також зазначив, що ми наближаємось до теоретичної межі на 1, 5 нм, і що з EUV у поєднанні з чотириразовим друком візерунком теоретично можна дістатись до 3, 25 нм. Але він очікував, що для того, щоб потрапити туди, промисловості знадобляться нові інструменти, конструкції та матеріали.

Наприклад, він припустив, що Samsung може перенести своє логічне виробництво з FinFETs (який Intel почав виробляти кілька років тому, а Samsung тільки почав поставляти) до воріт навколо та Nanowire контактів близько 7 нм, а потім тунельних ПНТ. В цей момент компанія також розглядає нові матеріали. Він зазначив, що технологія DRAM та NAND вже включає багато нових функцій, включаючи 3D-виробництво.

Хоча провідна ливарна компанія TSMC не дала конкретної презентації технології, вона також працює над новими матеріалами та конструкціями, оскільки читає розвиток свого 16-нм виготовлення цього року та майбутні вузли.

Мене особливо зацікавив дещо інший погляд на те, куди спрямовується галузь, дав Сехат Сутардджа, генеральний директор Marvell Technology Group.

Він поскаржився, що вартість створення "маски" (шаблон для створення чіпа) перевищила подвоєння кожного покоління, і що за нинішніх темпів вона може отримати до 10 мільйонів доларів до 2018 року. В результаті ці маски коштують і На думку НДДКР, робити SoC на сучасній технології FinFET має сенс лише в тому випадку, якщо загальний обсяг роботи мікросхеми буде дуже великим - 25 мільйонів одиниць і більше. Проте ринок настільки фрагментарний, що більшості компаній важко мати достатньо великий обсяг.

Sutardja сказав, що нинішні мобільні SoC мають "занадто велику інтеграцію для нашого блага", зазначивши, скільки функцій інтегровано в мобільний чіп (наприклад, Southbridge для підключення вводу / виводу, параметри підключення Wi-Fi та Bluetooth, і модем) все ще не інтегровані в процесори настільних і ноутбуків.

Натомість він запропонував індустрії перейти до того, що він назвав MoChi (для модульного мікросхеми), що передбачає легоподібну концепцію з'єднання окремих компонентів у "віртуальний SoC". Це, за його словами, дозволить розділити обчислювальну та не обчислювальну функції, при цьому функції CPU та GPU, що виробляються на найсучасніших вузлах, та інші функції на різних, менш дорогих вузлах. Ці компоненти будуть підключені через з'єднувач, який буде розширенням шини AXI. Це цікава ідея, особливо для менших постачальників, хоча багатьом компаніям, мабуть, доведеться взяти на борт, щоб зробити це життєздатним стандартом.

Дістатися до новіших та кращих чіпів ніколи не було просто, але зараз це здається складніше, ніж було, і, звичайно, дорожче. Результатом може бути менше конкурентів і довший час між вузлами, але все ж здається, що масштабування чіпів триватиме.