Відео: TH': согласный звук /ð/ как в "this"- произношение на американском английском. (Листопад 2024)
Останнім часом багато говорять про уповільнення закону Мура та проблеми, які стоять перед виробниками мікросхем, коли вони намагаються перейти до дедалі менших розмірів. Безумовно, ПК не стає швидшим, ніж колись, і проблеми, з якими стикаються виробники чіпів, ніколи не були вищими. Тим не менш, Intel продовжує наполягати на тому, що "Закон Мура живе і добре", коли йдеться про свої плани на виробництво 10 нм і 7 нм. Щоб спробувати розібратися, що відбувається, я переглянув різні міри прогресу та отримав кілька різних відповідей.
Хоча багато людей порівнюють Закон Мура зі швидкістю, він насправді є мірою швидкості збільшення складності мінімальної складової, більш-менш заявляючи, що кількість транзисторів періодично збільшуватиметься вдвічі. У початковій статті 1965 року це подвоєння відбувалося щороку, хоча до 1975 р. Мур оновлював свою прогнозування до подвоєння кожні два роки, що, як правило, є маркою виробників чіпів, до яких прагнули з тих пір.
У день інвесторів Intel минулого місяця Білл Холт, виконавчий віце-президент і генеральний менеджер групи з технологій та виробництва, знову показав слайди, припускаючи, що кількість "нормалізованих" транзисторів на кожну область продовжує зменшуватися в темпі краще, ніж удвічі, хоча вказує що собівартість продукції зростала навіть швидше, ніж очікувалося. Результатом, за його словами, є те, що вартість одного транзистора залишається в темпі.
Але вперше, як я пам'ятаю, він підкреслив, що різні види транзисторів в мікросхемі вимагають різної кількості площі на мікросхемі, при цьому комірки пам'яті SRAM є приблизно втричі щільнішими, ніж логічні комірки. Він використовував це твердження для відхилення питань щодо середньої щільності транзистора порівняно з чіпами Apple A9, виготовленими Samsung або TSMC.
Щоб детальніше ознайомитись, ми з колегою Джоном Моррісом переглянули опубліковані статистичні дані Intel щодо своїх мікросхем з 1999 року: Pentium III (відомий як Coppermine), який випускався на 180 нм, аж до минулорічних мікросхем Broadwell Core, перших зроблених з технологією 14nm.
Спершу ми подивилися на масштабування «Gate Pitch Scaling» - мінімальне відстань між воротами, що складають транзистор. Традиційне масштабування дозволяє припустити, що це зменшується на 70 відсотків на покоління, щоб отримати 50-відсоткове загальне масштабування. З цього приводу зрозуміло, що, хоча масштабування триває, ми не спостерігаємо стільки зменшення, скільки можна було б очікувати.
Але інші методи, якими користуються виробники чіпів, трохи змінюються. Дивлячись на комірки пам’яті SRAM, найбільш щільну і основну частину мікросхеми, ми бачимо, що до недавнього часу це давало нам 50-відсоткове скорочення за кожну генерацію процесу, хоча, здається, вона прослизає.
Останніми роками Intel також підкреслювала тотальне масштабування логічної площі, яка є добутком кроку затвора та мінімального кроку металевих з'єднань, які направляють сигнали навколо цієї мікросхеми та підключають її до зовнішнього світу. Це має певний сенс, тому що якщо логічний транзистор масштабується, але з'єднувачі не стають меншими, загальний розмір чіпа та вартість не зменшаться. Наприклад, 16-метровий процес FinFET TSMC використовує той самий металевий металевий процес, що і його 20-нм планарний мікросхем, тому він трохи не перешкоджає скороченню (хоча він швидший і витрачає менше енергії). Що стосується масштабування логічної області, то, здається, Intel націлена на останні покоління.
Існує багато способів перегляду тенденцій, і одне, що здається зрозумілим, це те, що зараз потрібно більше часу, щоб дістатися до наступного вузла, ніж це зайняло за останні 20 років. Замість двох років між вузлами, для 14-нм і майбутніх 10-нм-вузлів, це фактично буде ближче до 2, 5 років, з 10-нм чіпами, запланованими до появи у другій половині 2017 року.
Intel вказує, що в довгостроковій перспективі - повертаючись до першого мікропроцесора - 4004 - час між новими поколіннями чіпової технології завжди був дещо гнучким.
Intel використовує цей слайд (який неодноразово демонстрував Марк Бор), щоб вказати на частоту закону Мура - від першого мікропроцесора Intel 4004, який використовував 2300 транзисторів на 10-мікронному процесі в 1971 році, і до сьогоднішнього 14-нм-процесу. Розглядаючи цю діаграму, Intel каже, що середня каденція була новим вузлом кожні 2, 3 роки. На цей погляд, 2, 5-річний темп для 14 нм і 10 нм не все є таким важливим. Я дивлюся на це і бачу прискорення закону Мура приблизно з 1995 року по 2012 рік, коли почали з'являтися перші 22-нм-продукти Ivy Bridge. Тепер каденція, здається, знову сповільнюється.
(Зауважте, що Intel перестала давати інформацію про розміри і транзистори, покоління 14 нм посилаючись на конкурентоспроможні проблеми, тому останні цифри, які ми маємо для чотирьохядерних, походять з 22 нм Haswell, який мав 1, 4 мільярда транзисторів на 177 мм 2 гинуть.)
Так закони Мура сповільнюються? Це залежить від того, як ти на це дивишся. Звичайно зрозуміло, що за деякими заходами темп, схоже, сповільнився, і що проблеми, з якими стикаються виробники чіпів, стають все складніше з кожним поколінням. Сьогодні лише чотири компанії - Intel, GlobalFoundries, Samsung та TSMC - стверджують, що вони мають 14 або 16 нм процесів. Створення нового чіпа на одному з цих нових процесів дорожче, ніж будь-коли. Але є достатньо причин і достатньо стимулів, щоб очікувати, що ми побачимо 10nm чіпів близько 2017 року, а також, що наступні мікросхеми 7nm, 5nm та 3nm.
